삼성전자, 3나노 수율 안정화 성공… 파운드리 주도권 가져올 수 있을까?

남승현 2022-05-13  
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삼성전자 평택 캠퍼스 | 출처 - 삼성전자

삼성전자의 파운드리 사업부에서 차세대 공정인 3나노 칩셋의 수율 안정화에 성공했다. 이로써 올 2분기 안에 3나노 양산에 세계 최초로 성공하겠다는 삼성전자의 공언이 실현될 가능성이 커졌다.

지난 12일, 업계에 따르면 삼성전자 파운드리 사업부는 낮은 수율을 문제로 양산에 차질을 빚었던 3나노 공정의 수율이 안정화되었다고 최고 경영진과 이사회에 보고했다. 수율은 전체 제품 중 정상 제품의 비율을 의미하며, 그간 삼성전자의 3나노 공정 수율은 20~30% 수준에 머문 것으로 알려졌다. 100개의 칩을 생산하면 그중 70~80개가 불량품이었다는 것을 의미한다.

삼성전자 파운드리 사업부는 3나노 공정부터 신기술인 GAA(Gate All Around) 방식을 도입한 것으로 알려졌다. 반도체 구성을 이루는 트랜지스터는 전류가 흐르는 채널과 채널을 제어하는 게이트로 구분된다. 트랜지스터는 게이트와 채널의 접촉면이 많을수록 전류 흐름을 세밀하게 제어할 수 있다. GAA는 채널의 4면을 게이트가 둘러싸는 형태를 취해 반도체 전류 흐름에 대한 조정 능력 향상을 기대할 수 있다.

이는 GAA가 게이트와 채널이 3면에서 맞닿아 있는 기존 핀펫(FinFET) 구조보다 전력 효율을 높일 수 있음을 의미한다. GAA 구조의 3나노 칩은 핀펫 구조로 이뤄진 5나노 칩보다 면적은 35% 줄어들고, 성능과 배터리 효율은 각각 15%, 30% 향상할 수 있는 것으로 알려졌다. 이 때문에 업계에선 3나노 미만의 초미세 공정으로 전환을 위해선 GAA 공정이 필수적이라는 분석이 꾸준히 제기되고 있었다.

이렇듯 신기술을 통해 3나노 수율 안정화에 성공한 삼성전자 파운드리 사업부는 지난 1분기 실적발표에서 공언했듯, 올해 2분기부터 본격적 양산을 시작할 것이라는 전망이 제기된다. 또한 3나노보다 더 미세한 2나노 공정 칩셋도 경쟁사인 대만 TSMC보다 1년 앞당겨 2025년에 양산하겠다는 계획을 밝힌 바 있다. 이러한 양산 시점의 차이는 곧 공정의 차이에 따른 것으로 분석된다.

반면, 삼성보다 안정성에 무게를 둔 TSMC는 기존 핀펫 기술을 고수할 것으로 보인다. 현재 초미세 공정에서 안정적인 4~5나노 양산 체계를 갖춘 업체로, 지난해 파운드리 업계에서 약 53%의 점유율로 압도적 1위를 차지한 바 있다. 이를 뒤따르는 삼성전자의 파운드리 시장 점유율은 18% 수준에 머문 것으로 드러났다. 그러나 신기술 및 신공정 도입 속도에 따라 차세대 파운드리 시장에선 두 업체의 경쟁 판도가 크게 바뀔 가능성도 제기되고 있다.

한편 지난 10일, 대만 연합보는 TSMC가 3나노 공정 연구개발팀을 1.4나노 연구개발팀으로 전환해 다음 달부터 정식 운영을 시작할 것이라고 보도했다. 2026년까지 2나노 칩셋을 양산하겠다고 공언했던 TSMC는 1.4나노 칩의 양산 시작 시점을 2027~2028년으로 계획한 것으로 알려졌다. 이에 대해 업계에선 삼성전자의 3나노 안정화를 감지한 TSMC가 서둘러 1.4나노 양산 계획을 흘린 것 아니냐는 의견도 제기되고 있다.

Global News Network 'AVING'

 

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